[转载]我所知道的BIOS -Jumpless 4

sdwenyliu

上一篇所提到的是:BIOS entry point. 它是第一個被 CPU 所抓取並執行指令之處.每家BIOS都有其相應的 file,要牢記.
' c+ D2 p& i4 I' ~2 N' j0 v' W- O
: d% \+ t$ a5 ^+ ~0 m在本文中,要提及: Jumpless ! 在此要先說明Jumpless的意義.它代表:"用 s/w方式來 config clockgen generator,使之產生正確的 頻率s 來供應系統運作". 重要性在於:假如某個 frequency錯了,則將導致 system abnormal or malfunction...

, m% O/ E( ^  j有哪些 frequencies由 clockgen 提供?
6 u" P/ R) t8 N- E' _( w/ p- CPU clock (在此指的是 : host clock, Ex. FSB800 CPU 需被 supply 200MHz clock)
' S% h+ D( ^* W. U& U/ C6 Y5 y- DRAM clock( depends on chipset design; Ex. DDR 533要被 supply 266MHz clock)
9 V$ q0 H  N0 z& s$ r$ \6 U8 J更正 : DRAM clock現在都是由NB產生 . 外部的最多是 buffer而已. 並非 clock generator. 原因是為了保持較良好的 host clock & DRAM clock的同步.

  Z$ L0 i9 l: U4 g/ t補充:我舉的例子是以前的chipset design. 現在我做過的 chipset 其 DRAM clock的確由北橋來推. 北橋中有一會 register定義: CPU-DRAM ratio.
) T$ c2 a, T1 V4 ~+ |; d4 K' d5 XEx. CPU clock = 100MHz. Ratio = 3:5,則可得 DRAM clock = 166MHz
& E( }1 d  U. H- X6 k
- AGP clock: 標準 is 66.6MHz (= 1/2 PCI clock)
. D: T3 l8 y2 ?" o2 c- PCI clock: 33.3MHz
* {) c5 }6 i- r7 n- SATA clock: 100MHz(see SATA spec,似乎還要更精確...)
6 L+ v; Q0 Z9 U9 `: a- Link clock: 即假如NB/SB中間有 link,亦由clockgen提供
1 G- Z$ w1 q3 J3 E; l4 K- USB 1.1 clock: 12MHz
$ \, \2 @: R; _( \" X% L更正: USB 的 clock 是 48MHz
! t! f2 Z8 L- n& F" b. Q1 w補充:我們 chipset的 design是: 由 clockgen提供 12MHz clock(或由 external crystal提供),被 PLL吃進去後,會產生 48MHz給 USB 1.1(你說的應該是這部分). 至於 USB 2.0,則是 supplied other freuencies !
* d7 r9 o5 x- u7 t- x) ~
. n% T3 k- S- F$ e: R5 V- SIO clock...etc
3 K6 H/ C, W$ k( |& f; g
Clock Generator的架構
=> ClockGen基本組成為 PLL(Phase Looked Loop) + Div. PLL 的輸入為 14.318MHz, 利用 迴授方式產生出 frequency F;之後 經過 Div 除頻,便得到 desired frequency,見下列圖示:

14.318MHz -> PLL -> F -> Div -> f

3 o# G+ Y( b. cEx. F = 400MHz, 為 PLL振出來的;若 Div = 4,則 f = 100MHz
6 f7 x" ?9 N: i6 k
+ U5 S5 a. P1 x0 o4 Z! k. aClockGen的 spec中,會列出許多 registers,好比是 Function 的 "contact window",透過這些 registers可以設定此clockgen !

6 u# r: T1 j* J! W6 c更正:其實PLL 不是單純一個的 div. 鎖相迴路的參數是兩的divider 組成 M(VCO divider)/N(REF divider)
+ J2 O) @* U* v/ h補充:觀念上來說是 PLL所振出的頻率經 div後可得到 desired frequency. 但在 clockgen中:
4 R( G/ w8 w( L' n7 @, }" `5 S) P* e7 A1. 有 2 bytes(即所謂的M,N)來決定 VCO
5 p  W! K6 s, }2. 有幾個 bits來決定 div;一些主要的 frequency都有相對應的div
* z2 ~! ^7 z8 o& c+ R; u3. VCO / div = frequency
! q5 B2 p' g! m- X
" T1 r$ s9 D" E, @7 w. Y  J7 eHow to access ClockGen
1 h+ ?" r" _4 v6 ]; A=>現今存取 clockgen的方式,都是透過 SMBUS來達成. SMBUS 有分 1.1 and 2.0,不過大同小異. SMBUS是 2-wire protocol;由 SMBUS master(即內建在南橋內部的 SMBUS controller )來下 command 給 SMBUS device(Ex. Clockgen);Command中常用的有 Block Read/Write & Byte Read/Write

8 w0 T4 D5 S: P+ X+ O9 f& y* b不同家 chipset 的 SMBUS controller implement方式不同,自然下command的方式亦不同;主要的步驟是:
- pre-init( clear status or ...)
; w* \* O+ s1 ]- put slave address(要 access 的對象)
# |% e; K3 C$ i- decide Read or Write
- put command(Protocol type, Ex. Block or Byte access)
- put offset(要存取 自 clockgen中的哪一個 Byte開始...)
8 B! }( V- v+ p0 P- put data if (Write device)
3 t$ R# F. p) U! R/ d7 l9 S- start transaction !!!
% j$ P4 M( ^- }0 Y; D! y(... processing ...)
$ d3 H, ?+ \! s; ]- get "Complete" status to check if transaction is done successfully
(...wait for system reset...)

  }0 g. Y: A/ m! I$ \# k! ^% j$ [* 當 start transaction後, SMBUS controller便會將 programmer所 prepare的資訊將之轉成 SMBUS command打給 device;完成後應該在 controller端有 status register可以檢查,看看是否 transaction ok or failed,或是有其他 error conditions.

4 {) P' C/ r) M/ ]- X. j6 E透過這樣的方法,programmer便可以 config clockgen使之產生正確的 frequencies.
5 m9 f; k) b  `, e; F
[2 Programming ways for clockgen]
=> 現今的 ClockGen有提供兩種方式 for S/W config. 一為 table mode,一為linear mode. Table mode指的是: ClockGen spec 中會有一個 table,裡面說明: 要產生 ? frequency 要填 ? 值.因此,這種方式只需program 1 byte to Clockgen就行了. 若是 linear mode,則是坊間所說的無段變頻,即可以微調frequency. Ex. table mode只提供 100/133/166/200MHz,但 linear mode則可以提供類似 102.6/136.3/168.7..等的頻率. 此時,要program的 byte數就很多了.....除此之外, linear mode也可以config 所謂的 spread spectrum(%),板廠測EMI時會用到
  b* B) f5 u& V+ M( ~
6 D, ]+ l; f4 J# m【Notes】
1. For NB platform power-on CPU frequency 由 2 pins來決定;DT platform會由 Jumper決定.不管如何,之後做Jumpless都可以 override掉原 clock settings
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6 m6 Z& V* p2 \' y2 V( j更正: 不是只有NB如此.不管DT 或server. CPU FSB 也是 pin(由於FSB頻率比NB多.所以是 3 pins )來決定的.不是jumper. 即使要做超頻設計會對這三pin做手腳, 也不會使用jumper
# t  J; y$ b/ M: U; P: v
8 K. F  o' N9 J7 K& T
2. 有些 clockgen所提供的 SS 都是 center spread. 若需要 Down spread則可以由 center spread搭配 改變後的 frequency(類似直流準位)來達成

給我正確的頻率,其餘免談 ...^_^...
2 X5 e& X3 ?. |
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Q&A
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>前輩我有幾個問題要發問!
>1. 你這邊說的Table方式頻率是指供應給CPU頻率嗎? Intel網站的CPU說明，他說是固定的不可調的? 所以這不是HW固定住(Latch)設定值了嗎?
. ]4 E; r- h" Y% ?; }>
>2. 可以解釋一下Down Spread/Center Spread /...所代表的意思嗎? 還有用途?
: y6 ~/ V6 N' ?' v$ E. J( G: P>
0 b% Y% j+ B" }  M>3. 我目前也在嘗試Program ClcokGen(新手上路)，很多專有名詞還沒搞懂，另外目前ClockGen不是可以
& b/ W7 ?. G9 N>輸出不同頻率嗎? 為什麼Table方式只需要Program 1 byte就好 ???還是說各家廠商設定方式不同，有些廠
>商只要利用1 Byte 就已經選擇好所有的頻率了(33MHZ/48MHz/DOT96MHZ/LCD27MHZ...)?

! s  L1 y7 d/ m4 I8 h[For #1]
) K) |$ D. {" |4 C+ Q; \3 a=> 我所謂的 "Table"方式指的是: 為了方便設定,clockgen designer會專門提供一個byte register(8-bit);此 byte的某些 bit fields(Ex. bit[4:0])可以讓programmer填一組值,例如 01001b. 此值 write 至 clockgen成功後, CPU/DRAM/AGP/PCI/...etc 都會是固定的頻率. Ex. 100/133/66/33/...etc. 所以才說只填 1 byte only !

此值一旦填至 clockgen, clockgen便依據該 byte(可參考 spec前幾頁,會有一張表說明: bit[4:0] <-> frequency combinations)來產生出 frequencies.

) n" {4 X4 p$ y0 U4 }不管用哪一種方式(table or linear mode),都會 supply CPU frequency !!!不過,此時的 CPU frequency is CPU的外頻 ( CPU 總頻率(core) = (外頻)*(倍頻 <-multiplier) )

- c0 n1 E$ O  w5 D) ]0 AEx. 外頻 200MHz(Merom CPU, FSB 800),倍頻 = 12 -> core freq = 2.4GHz

* ?6 ]) J+ D- l+ d) T還有,BIOS可以調整 外頻 & 倍頻 ! 沒問題 ! 不過,若遇到鎖頻的CPU(Ex. 量產版的CPU),倍頻可能無法調整.但外頻還是可以靠 config clockgen來達到 !!!
/ J2 `1 [9 R4 z  b# ?6 c7 z6 e8 g
  s0 v! S& p# _6 ?" vFor #2
=> 假設要達到 100MHz 且 SS = 0.5% center spread.則:
(...想像以前學的直流與交流的訊號...)

100MHz 相當於 直流的部分,其值不隨時間而變; 0.5% center spread好比弦波訊號(振幅是 100M * 0.005 * (1/2);所以,兩者的合成便是: 以 100MHz為中心,其值隨時間而變,振幅 is 100M * 0.005 * (1/2) 的訊號 !!!
8 y4 d3 [! d8 D6 y' ]- H# G3 J
; r+ L. h" J% w* L! P+ r我 '猜' 要這樣測試的原因是:所產生的 clock一定不會是 perfect的 100MHz,有可能因為元件或是外部干擾而被 "改變".為了模擬這樣的情況,我們會將 clock的 spread spectrum enable,產生 "隨時間而改變"的頻率,來測試系統的穩定度...等

Down spread 0.5% 指的是:距離 水平 100MHz, 最低的值是 100M-100M*0.005,最高值則是 100M本身( 等同於: 水平值 99.5 + center spread 0.5%, right ? )
) e% I4 {8 }) O
For #3
=> 前面提過,只設 1 byte 就可以產生所有頻率是因為: clockgen公司已經把設定各頻率的功能"濃縮"在一個 byte裡面 ; programmer只要 config this byte 就可以了...

* 關於 EMI 測試部分,有錯請指正. ( ...我有用到 "猜" 字眼...^_^ )

[[EMI 測試的知識]]
  w3 f+ ~6 o8 D+ l9 X+ u& D$ b. \7 Z1 h由於 對clock信號來說. 鋒(peak)值是能量最強的地方. 所以peak的能量就會不斷累積, 發射出來. 因此在頻譜上就會出現能量很強的頻率. EMI 工程師的工作就是要想辦法屏閉這些電磁波的干擾.　
1 N  l7 D9 A+ n! u7 {2 B7 D
0 v+ y; P4 P4 ^# i- ?  P. d為什麼需要 spread spectrum? 由於PLL 十分精準. 也就是說 100MHz的clock, 其 peak & peak之間的距離一致(波長固定). 所以能量十分驚人. 使用展頻可以使 peak 的距離改變(由於頻率不斷的在一個範圍內改變, 這個可以用示波器累積clock信號來看) 所以累積的能量會比較低. 這樣EMI 可以比較好處理.

7 J" f$ h  a, H* ]  R; D6 U7 u( d至於為什麼會有要求BIOS一開始就把展頻開著, 以確保板子的穩定? 很簡單.不開展頻clock很穩定.自然比較不會有問題. 展頻一開. 由於頻率是浮動的. 很多設計欠佳的板子就會不穩定. 及早發現才能及早修改.